June 18, 2008VHDLの可視化ができないものかとオートパイロットシステム SuperSylphideですが、FPGA基板のソフトがとりあえずひと段落しました。今では『進捗状況(18) -- i2cでサーボインターフェイス』に書いた、i2cによるサーボ信号の読み出し、書込みができます。この内容を記事にしようと考えたのですが、表題の問題が発生しました。 事の発端は、記事用にとVHDLを回路図にした絵が欲しくなったことに始まります。ターゲットFPGAはXilinxのspartan3なので、開発にも同じくXilinxのISE WebPACKを使用しているのですが、このソフトで表示されるRTL Schematicsは実に説明に都合がいい回路図なのです。
ところが残念ながら、この回路図を画像ファイルとして保存することができません。贅沢はいわないので、epsファイルぐらい(笑)吐いて欲しいものです。描画できるのだからファイルに落とし込むことなど容易いとは思うのですが、ないものはないのです。そこで解決方法をいくつか探ってみました。
上記の選択肢の末尾からご察しいただけるかと思いますが、どれも満足がいく結果が得られませんでした。 1.については、WebPACKが吐き出すPDFファイルは怪しげなフォントが埋め込まれてしまっているので、イラストレータで開くのに適したepsが最終的に得られませんでした。埋め込まれたフォントを置換するスクリプトが用意できればよいのですが、そこまではチャレンジしませんでした。 2.についてはsignsがeclipse上でうまく動作してくれませんでした。signs-0.6.3を使ってみたのですが、『(signsがコンパイルした)ライブラリのトップモジュールがおかしいよ』的なエラーがでて、描画をしてくれません。今後のバージョンに期待したいと思います。 3.ですがEDIFのviewerで無償のものを発見できず断念しました。デファクトならば標準的なソフトが無償で提供されてもいいものだとは思うのですが…。Wikipedia『EDIF』をみると事情が多少垣間見られます。ところでこのEDIFは実は内部的にはS式なので、パースが非常に簡単です。ということは、ごにょごにょしてEagleの回路図に変換ということもできるかもしれません、検討してみようと思います。 もしよい方法をご存知でしたら、是非ともお教えください m(_ _)m コメント
いつも参考にさせてもらっています。 http://natu.txt-nifty.com/natsutan/2007/09/xilinx_iseedifl_a1bf.html 以前自分のBlogで書きましたが、EDIFはLisp系の言語なら何もしなくても読み込みできます。ごにょごにょ先のイメージを教えていただければ、もう少し進めてみたいと思います。 EDIFのフォーマットもよく分からないのですが、ISEが出力する物だけであれば、現物合わせしても良いと思います。 Posted by: なつたん : June 18, 2008 06:11 PM>なつたんさん fenrir さん いえいえ、こちらこそ中途半端になっていてすいません。 これはすごいですね。もし形になったら教えてください。 Posted by: なつたん : June 20, 2008 02:09 PM単に、画像ファイルにしたいだけならばPDFCreatorが使えませんか? >ポン太の主人さん PDFCreatorはpdfではなく直接jpgやbmpで出力することが出来ますがその結果が"綺麗な画像"ではない、ということでしょうか?難しいですね。 Posted by: ぽん太の主人 : August 29, 2008 02:19 PM>ぽん太の主人さん コメントする
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